Fitter report for PipelineCPU
Thu Dec 17 17:29:27 2009
Quartus II Version 8.1 Build 163 10/28/2008 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Incremental Compilation Preservation Summary
  5. Incremental Compilation Partition Settings
  6. Incremental Compilation Placement Preservation
  7. Pin-Out File
  8. Fitter Resource Usage Summary
  9. Input Pins
 10. Output Pins
 11. Bidir Pins
 12. I/O Bank Usage
 13. All Package Pins
 14. Output Pin Default Load For Reported TCO
 15. Fitter Resource Utilization by Entity
 16. Delay Chain Summary
 17. Pad To Core Delay Chain Fanout
 18. Control Signals
 19. Global & Other Fast Signals
 20. Non-Global High Fan-Out Signals
 21. Fitter RAM Summary
 22. Interconnect Usage Summary
 23. LAB Logic Elements
 24. LAB-wide Signals
 25. LAB Signals Sourced
 26. LAB Signals Sourced Out
 27. LAB Distinct Inputs
 28. Fitter Device Options
 29. Operating Settings and Conditions
 30. Estimated Delay Added for Hold Timing
 31. Advanced Data - General
 32. Advanced Data - Placement Preparation
 33. Advanced Data - Placement
 34. Advanced Data - Routing
 35. Fitter Messages



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; Legal Notice ;
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Copyright (C) 1991-2008 Altera Corporation
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; Fitter Summary                                                               ;
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; Fitter Status                      ; Successful - Thu Dec 17 17:29:27 2009   ;
; Quartus II Version                 ; 8.1 Build 163 10/28/2008 SJ Web Edition ;
; Revision Name                      ; PipelineCPU                             ;
; Top-level Entity Name              ; PipelineCPU                             ;
; Family                             ; Cyclone II                              ;
; Device                             ; EP2C5F256C6                             ;
; Timing Models                      ; Final                                   ;
; Total logic elements               ; 1,296 / 4,608 ( 28 % )                  ;
;     Total combinational functions  ; 1,296 / 4,608 ( 28 % )                  ;
;     Dedicated logic registers      ; 597 / 4,608 ( 13 % )                    ;
; Total registers                    ; 597                                     ;
; Total pins                         ; 69 / 158 ( 44 % )                       ;
; Total virtual pins                 ; 0                                       ;
; Total memory bits                  ; 4,096 / 119,808 ( 3 % )                 ;
; Embedded Multiplier 9-bit elements ; 0 / 26 ( 0 % )                          ;
; Total PLLs                         ; 0 / 2 ( 0 % )                           ;
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; Fitter Settings                                                                                                                      ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option                                                             ; Setting                        ; Default Value                  ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device                                                             ; AUTO                           ;                                ;
; Fit Attempts to Skip                                               ; 0                              ; 0.0                            ;
; Use smart compilation                                              ; Off                            ; Off                            ;
; Use TimeQuest Timing Analyzer                                      ; Off                            ; Off                            ;
; Router Timing Optimization Level                                   ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                                        ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                                           ; 1.0                            ; 1.0                            ;
; Always Enable Input Buffers                                        ; Off                            ; Off                            ;
; Optimize Hold Timing                                               ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Multi-Corner Timing                                       ; Off                            ; Off                            ;
; PowerPlay Power Optimization                                       ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize Timing for ECOs                                           ; Off                            ; Off                            ;
; Regenerate full fit report during ECO compiles                     ; Off                            ; Off                            ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers                                              ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Ignore PLL Mode When Merging PLLs                                  ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic for Fitting     ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Logic to Memory Mapping for Fitting                        ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
; Maximum number of global clocks allowed                            ; -1                             ; -1                             ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+-----------------------------------------------+
; Incremental Compilation Preservation Summary  ;
+-------------------------+---------------------+
; Type                    ; Value               ;
+-------------------------+---------------------+
; Placement               ;                     ;
;     -- Requested        ; 0 / 1978 ( 0.00 % ) ;
;     -- Achieved         ; 0 / 1978 ( 0.00 % ) ;
;                         ;                     ;
; Routing (by Connection) ;                     ;
;     -- Requested        ; 0 / 0 ( 0.00 % )    ;
;     -- Achieved         ; 0 / 0 ( 0.00 % )    ;
+-------------------------+---------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings                                                                                                       ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Top            ; User-created   ; Source File       ; N/A                     ; Source File            ; N/A                          ;          ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+


+--------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation                                             ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Top            ; 1978    ; 0                 ; N/A                     ; Source File       ;
+----------------+---------+-------------------+-------------------------+-------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Documents and Settings/Sladja/Desktop/racunarski VLSI sistemi/projekat VLSI/moj projekat/VLSI_CPU_project_2010/PipelineCPU.pin.


+------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                            ;
+---------------------------------------------+--------------------------------------------+
; Resource                                    ; Usage                                      ;
+---------------------------------------------+--------------------------------------------+
; Total logic elements                        ; 1,296 / 4,608 ( 28 % )                     ;
;     -- Combinational with no register       ; 699                                        ;
;     -- Register only                        ; 0                                          ;
;     -- Combinational with a register        ; 597                                        ;
;                                             ;                                            ;
; Logic element usage by number of LUT inputs ;                                            ;
;     -- 4 input functions                    ; 976                                        ;
;     -- 3 input functions                    ; 216                                        ;
;     -- <=2 input functions                  ; 104                                        ;
;     -- Register only                        ; 0                                          ;
;                                             ;                                            ;
; Logic elements by mode                      ;                                            ;
;     -- normal mode                          ; 1258                                       ;
;     -- arithmetic mode                      ; 38                                         ;
;                                             ;                                            ;
; Total registers*                            ; 597 / 5,058 ( 12 % )                       ;
;     -- Dedicated logic registers            ; 597 / 4,608 ( 13 % )                       ;
;     -- I/O registers                        ; 0 / 450 ( 0 % )                            ;
;                                             ;                                            ;
; Total LABs:  partially or completely used   ; 99 / 288 ( 34 % )                          ;
; User inserted logic elements                ; 0                                          ;
; Virtual pins                                ; 0                                          ;
; I/O pins                                    ; 69 / 158 ( 44 % )                          ;
;     -- Clock pins                           ; 2 / 4 ( 50 % )                             ;
; Global signals                              ; 2                                          ;
; M4Ks                                        ; 1 / 26 ( 4 % )                             ;
; Total block memory bits                     ; 4,096 / 119,808 ( 3 % )                    ;
; Total block memory implementation bits      ; 4,608 / 119,808 ( 4 % )                    ;
; Embedded Multiplier 9-bit elements          ; 0 / 26 ( 0 % )                             ;
; PLLs                                        ; 0 / 2 ( 0 % )                              ;
; Global clocks                               ; 2 / 8 ( 25 % )                             ;
; JTAGs                                       ; 0 / 1 ( 0 % )                              ;
; ASMI blocks                                 ; 0 / 1 ( 0 % )                              ;
; CRC blocks                                  ; 0 / 1 ( 0 % )                              ;
; Average interconnect usage (total/H/V)      ; 16% / 16% / 17%                            ;
; Peak interconnect usage (total/H/V)         ; 27% / 26% / 30%                            ;
; Maximum fan-out node                        ; clk~clkctrl                                ;
; Maximum fan-out                             ; 598                                        ;
; Highest non-global fan-out signal           ; WBStage:wb_stage|reg:control_register|v[7] ;
; Highest non-global fan-out                  ; 174                                        ;
; Total fan-out                               ; 6754                                       ;
; Average fan-out                             ; 3.43                                       ;
+---------------------------------------------+--------------------------------------------+
*  Register count does not include registers inside RAM blocks or DSP blocks.



+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                          ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name          ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; D_ROM_BUS[0]  ; G16   ; 3        ; 28           ; 9            ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[10] ; H11   ; 3        ; 28           ; 10           ; 1           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[11] ; J11   ; 3        ; 28           ; 10           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[12] ; A12   ; 2        ; 21           ; 14           ; 1           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[13] ; B6    ; 2        ; 7            ; 14           ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[14] ; D8    ; 2        ; 9            ; 14           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[15] ; K1    ; 1        ; 0            ; 5            ; 1           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[1]  ; H13   ; 3        ; 28           ; 11           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[2]  ; G10   ; 2        ; 19           ; 14           ; 1           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[3]  ; G12   ; 3        ; 28           ; 10           ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[4]  ; F9    ; 2        ; 17           ; 14           ; 3           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[5]  ; G11   ; 2        ; 19           ; 14           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[6]  ; J16   ; 3        ; 28           ; 7            ; 3           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[7]  ; F16   ; 3        ; 28           ; 10           ; 3           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[8]  ; A11   ; 2        ; 21           ; 14           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D_ROM_BUS[9]  ; B12   ; 2        ; 21           ; 14           ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; clk           ; H2    ; 1        ; 0            ; 6            ; 0           ; 1                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; reset         ; J15   ; 3        ; 28           ; 7            ; 2           ; 150                   ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                    ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name          ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; A_RAM_BUS[0]  ; R11   ; 4        ; 14           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[10] ; B10   ; 2        ; 17           ; 14           ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[11] ; H12   ; 3        ; 28           ; 8            ; 1           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[12] ; P13   ; 4        ; 21           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[13] ; R10   ; 4        ; 17           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[14] ; F8    ; 2        ; 9            ; 14           ; 1           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[15] ; A8    ; 2        ; 12           ; 14           ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[1]  ; A7    ; 2        ; 12           ; 14           ; 1           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[2]  ; F10   ; 2        ; 17           ; 14           ; 2           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[3]  ; K15   ; 3        ; 28           ; 6            ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[4]  ; F7    ; 2        ; 9            ; 14           ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[5]  ; B7    ; 2        ; 12           ; 14           ; 2           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[6]  ; P11   ; 4        ; 17           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[7]  ; C11   ; 2        ; 19           ; 14           ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[8]  ; A10   ; 2        ; 17           ; 14           ; 1           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_RAM_BUS[9]  ; J12   ; 3        ; 28           ; 8            ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[0]  ; R8    ; 4        ; 9            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[10] ; T6    ; 4        ; 7            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[11] ; L8    ; 4        ; 9            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[12] ; R5    ; 4        ; 5            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[13] ; M3    ; 1        ; 0            ; 3            ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[14] ; R9    ; 4        ; 12           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[15] ; N9    ; 4        ; 14           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[1]  ; R7    ; 4        ; 7            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[2]  ; N8    ; 4        ; 7            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[3]  ; T8    ; 4        ; 9            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[4]  ; L7    ; 4        ; 9            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[5]  ; T7    ; 4        ; 7            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[6]  ; J4    ; 1        ; 0            ; 4            ; 3           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[7]  ; L2    ; 1        ; 0            ; 4            ; 2           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[8]  ; T9    ; 4        ; 12           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; A_ROM_BUS[9]  ; N2    ; 1        ; 0            ; 3            ; 2           ; no              ; no                     ; no            ; no              ; no         ; yes           ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; RAM_rd        ; G6    ; 2        ; 7            ; 14           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; RAM_wr        ; K16   ; 3        ; 28           ; 6            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; ROM_rd        ; N1    ; 1        ; 0            ; 3            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins                                                                                                                                                                                                                                                                                                                                            ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name          ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; D_RAM_BUS[0]  ; D11   ; 2        ; 14           ; 14           ; 0           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[10] ; L10   ; 4        ; 17           ; 0            ; 1           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[11] ; K10   ; 4        ; 19           ; 0            ; 1           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[12] ; T10   ; 4        ; 19           ; 0            ; 3           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[13] ; N10   ; 4        ; 14           ; 0            ; 2           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[14] ; L9    ; 4        ; 17           ; 0            ; 2           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[15] ; P12   ; 4        ; 21           ; 0            ; 3           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[1]  ; T11   ; 4        ; 14           ; 0            ; 1           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[2]  ; A9    ; 2        ; 14           ; 14           ; 2           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[3]  ; R12   ; 4        ; 21           ; 0            ; 0           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[4]  ; M16   ; 3        ; 28           ; 4            ; 0           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[5]  ; N11   ; 4        ; 19           ; 0            ; 0           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[6]  ; T12   ; 4        ; 21           ; 0            ; 1           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[7]  ; D10   ; 2        ; 14           ; 14           ; 1           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[8]  ; B9    ; 2        ; 14           ; 14           ; 3           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; D_RAM_BUS[9]  ; K11   ; 4        ; 19           ; 0            ; 2           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+------------------------------------------------------------+
; I/O Bank Usage                                             ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage            ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1        ; 9 / 35 ( 26 % )  ; 3.3V          ; --           ;
; 2        ; 22 / 43 ( 51 % ) ; 3.3V          ; --           ;
; 3        ; 14 / 39 ( 36 % ) ; 3.3V          ; --           ;
; 4        ; 27 / 41 ( 66 % ) ; 3.3V          ; --           ;
+----------+------------------+---------------+--------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                                       ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage                           ; Dir.   ; I/O Standard ; Voltage ; I/O Type   ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A1       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; A2       ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A3       ; 166        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A4       ; 165        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A5       ; 163        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A6       ; 155        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A7       ; 149        ; 2        ; A_RAM_BUS[1]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; A8       ; 148        ; 2        ; A_RAM_BUS[15]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; A9       ; 146        ; 2        ; D_RAM_BUS[2]                             ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; A10      ; 141        ; 2        ; A_RAM_BUS[8]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; A11      ; 136        ; 2        ; D_ROM_BUS[8]                             ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; A12      ; 135        ; 2        ; D_ROM_BUS[12]                            ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; A13      ; 132        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A14      ; 128        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A15      ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A16      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; B1       ;            ; 1        ; VCCIO1                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; B2       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; B3       ; 167        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; B4       ; 164        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; B5       ; 162        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; B6       ; 154        ; 2        ; D_ROM_BUS[13]                            ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; B7       ; 150        ; 2        ; A_RAM_BUS[5]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; B8       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; B9       ; 147        ; 2        ; D_RAM_BUS[8]                             ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; B10      ; 140        ; 2        ; A_RAM_BUS[10]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; B11      ; 133        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; B12      ; 134        ; 2        ; D_ROM_BUS[9]                             ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; B13      ; 131        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; B14      ; 127        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; B15      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; B16      ;            ; 3        ; VCCIO3                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; C1       ; 2          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; C2       ; 3          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; C3       ; 0          ; 1        ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; C4       ; 161        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C5       ; 160        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C6       ; 159        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C7       ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; C8       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; C9       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; C10      ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; C11      ; 137        ; 2        ; A_RAM_BUS[7]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; C12      ; 130        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C13      ; 129        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C14      ; 123        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; C15      ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; C16      ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; D1       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; D2       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; D3       ; 8          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; D4       ; 9          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; D5       ; 4          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; D6       ; 158        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; D7       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; D8       ; 153        ; 2        ; D_ROM_BUS[14]                            ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; D9       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; D10      ; 145        ; 2        ; D_RAM_BUS[7]                             ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; D11      ; 144        ; 2        ; D_RAM_BUS[0]                             ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; D12      ;            ;          ; GND_PLL2                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; D13      ; 124        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; D14      ; 126        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; D15      ; 120        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; D16      ; 121        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E1       ; 11         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E2       ; 12         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E3       ; 6          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E4       ; 7          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E5       ; 5          ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E6       ; 168        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; E7       ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; E8       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E9       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E10      ;            ; 2        ; VCCIO2                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; E11      ;            ;          ; GNDA_PLL2                                ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E12      ;            ;          ; VCCA_PLL2                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; E13      ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; E14      ; 125        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E15      ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; E16      ; 122        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; F1       ; 17         ; 1        ; ^DATA0                                   ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; F2       ; 15         ; 1        ; #TCK                                     ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; F3       ; 10         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; F4       ; 1          ; 1        ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; On           ;
; F5       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; F6       ; 169        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F7       ; 151        ; 2        ; A_RAM_BUS[4]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; F8       ; 152        ; 2        ; A_RAM_BUS[14]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; F9       ; 143        ; 2        ; D_ROM_BUS[4]                             ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; F10      ; 142        ; 2        ; A_RAM_BUS[2]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; F11      ;            ;          ; VCCD_PLL2                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; F12      ;            ;          ; GND_PLL2                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; F13      ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; F14      ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; F15      ; 113        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; F16      ; 114        ; 3        ; D_ROM_BUS[7]                             ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; G1       ; 14         ; 1        ; #TMS                                     ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; G2       ; 13         ; 1        ; #TDO                                     ; output ;              ;         ; --         ;                 ; --       ; --           ;
; G3       ;            ; 1        ; VCCIO1                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; G4       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; G5       ; 19         ; 1        ; ^nCE                                     ;        ;              ;         ; --         ;                 ; --       ; --           ;
; G6       ; 156        ; 2        ; RAM_rd                                   ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; G7       ; 157        ; 2        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G8       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; G9       ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; G10      ; 138        ; 2        ; D_ROM_BUS[2]                             ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; G11      ; 139        ; 2        ; D_ROM_BUS[5]                             ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; G12      ; 117        ; 3        ; D_ROM_BUS[3]                             ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; G13      ; 118        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; G14      ;            ; 3        ; VCCIO3                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; G15      ; 112        ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; G16      ; 111        ; 3        ; D_ROM_BUS[0]                             ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; H1       ; 21         ; 1        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; H2       ; 20         ; 1        ; clk                                      ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; H3       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; H4       ; 18         ; 1        ; ^DCLK                                    ;        ;              ;         ; --         ;                 ; --       ; --           ;
; H5       ; 16         ; 1        ; #TDI                                     ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; H6       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; H7       ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; H8       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; H9       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; H10      ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; H11      ; 116        ; 3        ; D_ROM_BUS[10]                            ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; H12      ; 109        ; 3        ; A_RAM_BUS[11]                            ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; H13      ; 119        ; 3        ; D_ROM_BUS[1]                             ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; H14      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; H15      ; 107        ; 3        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; H16      ; 108        ; 3        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; J1       ; 24         ; 1        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; J2       ; 23         ; 1        ; GND+                                     ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; J3       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; J4       ; 32         ; 1        ; A_ROM_BUS[6]                             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; J5       ; 22         ; 1        ; ^nCONFIG                                 ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J6       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J7       ;            ;          ; VCCINT                                   ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; J8       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; J9       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; J10      ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J11      ; 115        ; 3        ; D_ROM_BUS[11]                            ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; J12      ; 110        ; 3        ; A_RAM_BUS[9]                             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; J13      ; 102        ; 3        ; ^MSEL0                                   ;        ;              ;         ; --         ;                 ; --       ; --           ;
; J14      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; J15      ; 106        ; 3        ; reset                                    ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; J16      ; 105        ; 3        ; D_ROM_BUS[6]                             ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; K1       ; 26         ; 1        ; D_ROM_BUS[15]                            ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; K2       ; 25         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; K3       ;            ; 1        ; VCCIO1                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; K4       ; 27         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; K5       ; 28         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; K6       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K7       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K8       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K9       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K10      ; 71         ; 4        ; D_RAM_BUS[11]                            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; K11      ; 70         ; 4        ; D_RAM_BUS[9]                             ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; K12      ; 101        ; 3        ; ^MSEL1                                   ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K13      ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; K14      ;            ; 3        ; VCCIO3                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; K15      ; 104        ; 3        ; A_RAM_BUS[3]                             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; K16      ; 103        ; 3        ; RAM_wr                                   ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; L1       ; 30         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; L2       ; 31         ; 1        ; A_ROM_BUS[7]                             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; L3       ; 37         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; L4       ; 41         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; L5       ;            ;          ; GND_PLL1                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L6       ;            ;          ; VCCD_PLL1                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; L7       ; 55         ; 4        ; A_ROM_BUS[4]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; L8       ; 56         ; 4        ; A_ROM_BUS[11]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; L9       ; 66         ; 4        ; D_RAM_BUS[14]                            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; L10      ; 67         ; 4        ; D_RAM_BUS[10]                            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; L11      ; 83         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; L12      ; 77         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; L13      ; 100        ; 3        ; ^CONF_DONE                               ;        ;              ;         ; --         ;                 ; --       ; --           ;
; L14      ; 96         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; L15      ; 97         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; L16      ; 98         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M1       ; 29         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M2       ; 33         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M3       ; 34         ; 1        ; A_ROM_BUS[13]                            ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; M4       ; 42         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M5       ;            ;          ; VCCA_PLL1                                ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; M6       ;            ;          ; GNDA_PLL1                                ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M7       ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; M8       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M9       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M10      ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; M11      ; 82         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; M12      ; 85         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M13      ; 99         ; 3        ; ^nSTATUS                                 ;        ;              ;         ; --         ;                 ; --       ; --           ;
; M14      ; 95         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M15      ; 93         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; M16      ; 94         ; 3        ; D_RAM_BUS[4]                             ; bidir  ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; N1       ; 35         ; 1        ; ROM_rd                                   ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; N2       ; 36         ; 1        ; A_ROM_BUS[9]                             ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; N3       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N4       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N5       ;            ;          ; GND_PLL1                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N6       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N7       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N8       ; 52         ; 4        ; A_ROM_BUS[2]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; N9       ; 61         ; 4        ; A_ROM_BUS[15]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; N10      ; 62         ; 4        ; D_RAM_BUS[13]                            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; N11      ; 72         ; 4        ; D_RAM_BUS[5]                             ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; N12      ; 84         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; N13      ; 86         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; N14      ; 87         ; 3        ; ~LVDS41p/nCEO~                           ; output ; 3.3-V LVTTL  ;         ; Row I/O    ; N               ; no       ; Off          ;
; N15      ; 91         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; N16      ; 92         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; P1       ; 38         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; P2       ; 39         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; P3       ; 40         ; 1        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; P4       ; 46         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; P5       ; 45         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; P6       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P7       ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; P8       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P9       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P10      ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; P11      ; 65         ; 4        ; A_RAM_BUS[6]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; P12      ; 73         ; 4        ; D_RAM_BUS[15]                            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; P13      ; 74         ; 4        ; A_RAM_BUS[12]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; P14      ; 88         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; P15      ; 89         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; P16      ; 90         ; 3        ; GND*                                     ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; R1       ;            ; 1        ; VCCIO1                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; R2       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; R3       ; 43         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; R4       ; 48         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; R5       ; 50         ; 4        ; A_ROM_BUS[12]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; R6       ;            ;          ; NC                                       ;        ;              ;         ; --         ;                 ; --       ; --           ;
; R7       ; 54         ; 4        ; A_ROM_BUS[1]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; R8       ; 58         ; 4        ; A_ROM_BUS[0]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; R9       ; 60         ; 4        ; A_ROM_BUS[14]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; R10      ; 68         ; 4        ; A_RAM_BUS[13]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; R11      ; 64         ; 4        ; A_RAM_BUS[0]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; R12      ; 76         ; 4        ; D_RAM_BUS[3]                             ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; R13      ; 79         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; R14      ; 81         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; R15      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; R16      ;            ; 3        ; VCCIO3                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; T1       ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T2       ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; T3       ; 44         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; T4       ; 47         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; T5       ; 49         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; T6       ; 51         ; 4        ; A_ROM_BUS[10]                            ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; T7       ; 53         ; 4        ; A_ROM_BUS[5]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; T8       ; 57         ; 4        ; A_ROM_BUS[3]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; T9       ; 59         ; 4        ; A_ROM_BUS[8]                             ; output ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; T10      ; 69         ; 4        ; D_RAM_BUS[12]                            ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; T11      ; 63         ; 4        ; D_RAM_BUS[1]                             ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; T12      ; 75         ; 4        ; D_RAM_BUS[6]                             ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; N               ; no       ; Off          ;
; T13      ; 78         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; T14      ; 80         ; 4        ; GND*                                     ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; T15      ;            ; 4        ; VCCIO4                                   ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; T16      ;            ;          ; GND                                      ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.


+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO                                      ;
+----------------------------------+-------+------------------------------------+
; I/O Standard                     ; Load  ; Termination Resistance             ;
+----------------------------------+-------+------------------------------------+
; 3.3-V LVTTL                      ; 0 pF  ; Not Available                      ;
; 3.3-V LVCMOS                     ; 0 pF  ; Not Available                      ;
; 2.5 V                            ; 0 pF  ; Not Available                      ;
; 1.8 V                            ; 0 pF  ; Not Available                      ;
; 1.5 V                            ; 0 pF  ; Not Available                      ;
; 3.3-V PCI                        ; 10 pF ; 25 Ohm (Parallel)                  ;
; 3.3-V PCI-X                      ; 10 pF ; 25 Ohm (Parallel)                  ;
; SSTL-2 Class I                   ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II                  ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I                  ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II                 ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.5-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; 1.8-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.8-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; Differential SSTL-2              ; 0 pF  ; (See SSTL-2)                       ;
; Differential 2.5-V SSTL Class II ; 0 pF  ; (See SSTL-2 Class II)              ;
; Differential 1.8-V SSTL Class I  ; 0 pF  ; (See 1.8-V SSTL Class I)           ;
; Differential 1.8-V SSTL Class II ; 0 pF  ; (See 1.8-V SSTL Class II)          ;
; Differential 1.5-V HSTL Class I  ; 0 pF  ; (See 1.5-V HSTL Class I)           ;
; Differential 1.5-V HSTL Class II ; 0 pF  ; (See 1.5-V HSTL Class II)          ;
; Differential 1.8-V HSTL Class I  ; 0 pF  ; (See 1.8-V HSTL Class I)           ;
; Differential 1.8-V HSTL Class II ; 0 pF  ; (See 1.8-V HSTL Class II)          ;
; LVDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; mini-LVDS                        ; 0 pF  ; 100 Ohm (Differential)             ;
; RSDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; Simple RSDS                      ; 0 pF  ; Not Available                      ;
; Differential LVPECL              ; 0 pF  ; 100 Ohm (Differential)             ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                          ;
+----------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node                   ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name                                                                              ; Library Name ;
+----------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------------------------------------------------------------------------+--------------+
; |PipelineCPU                                 ; 1296 (3)    ; 597 (0)                   ; 0 (0)         ; 4096        ; 1    ; 0            ; 0       ; 0         ; 69   ; 0            ; 699 (3)      ; 0 (0)             ; 597 (0)          ; |PipelineCPU                                                                                     ; work         ;
;    |EXStage:ex_stage|                        ; 418 (11)    ; 96 (0)                    ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 321 (10)     ; 0 (0)             ; 97 (2)           ; |PipelineCPU|EXStage:ex_stage                                                                    ; work         ;
;       |alu:alu_unit|                         ; 260 (260)   ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 259 (259)    ; 0 (0)             ; 1 (1)            ; |PipelineCPU|EXStage:ex_stage|alu:alu_unit                                                       ; work         ;
;       |mux_2:mux_A|                          ; 18 (18)     ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 13 (13)      ; 0 (0)             ; 5 (5)            ; |PipelineCPU|EXStage:ex_stage|mux_2:mux_A                                                        ; work         ;
;       |mux_2:mux_B|                          ; 16 (16)     ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 16 (16)      ; 0 (0)             ; 0 (0)            ; |PipelineCPU|EXStage:ex_stage|mux_2:mux_B                                                        ; work         ;
;       |mux_2:mux_stack|                      ; 16 (16)     ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 16 (16)      ; 0 (0)             ; 0 (0)            ; |PipelineCPU|EXStage:ex_stage|mux_2:mux_stack                                                    ; work         ;
;       |reg:adr_reg_ds|                       ; 4 (4)       ; 4 (4)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 4 (4)            ; |PipelineCPU|EXStage:ex_stage|reg:adr_reg_ds                                                     ; work         ;
;       |reg:disp_reg|                         ; 9 (9)       ; 8 (8)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 8 (8)            ; |PipelineCPU|EXStage:ex_stage|reg:disp_reg                                                       ; work         ;
;       |reg:instruction_reg|                  ; 21 (21)     ; 20 (20)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 20 (20)          ; |PipelineCPU|EXStage:ex_stage|reg:instruction_reg                                                ; work         ;
;       |reg:jmp_adr_C|                        ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|EXStage:ex_stage|reg:jmp_adr_C                                                      ; work         ;
;       |reg:operand_A|                        ; 21 (21)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (5)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|EXStage:ex_stage|reg:operand_A                                                      ; work         ;
;       |reg:operand_B|                        ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|EXStage:ex_stage|reg:operand_B                                                      ; work         ;
;       |reg:pc_of|                            ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|EXStage:ex_stage|reg:pc_of                                                          ; work         ;
;    |IDStage:id_stage|                        ; 104 (2)     ; 50 (0)                    ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 54 (2)       ; 0 (0)             ; 50 (1)           ; |PipelineCPU|IDStage:id_stage                                                                    ; work         ;
;       |d_ff:both_reg|                        ; 1 (1)       ; 1 (1)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |PipelineCPU|IDStage:id_stage|d_ff:both_reg                                                      ; work         ;
;       |d_ff:stall_reg|                       ; 2 (2)       ; 1 (1)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 1 (1)            ; |PipelineCPU|IDStage:id_stage|d_ff:stall_reg                                                     ; work         ;
;       |mux_4:mux_instr|                      ; 32 (32)     ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 32 (32)      ; 0 (0)             ; 0 (0)            ; |PipelineCPU|IDStage:id_stage|mux_4:mux_instr                                                    ; work         ;
;       |opcode_dec:op_decoder|                ; 18 (18)     ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 18 (18)      ; 0 (0)             ; 0 (0)            ; |PipelineCPU|IDStage:id_stage|opcode_dec:op_decoder                                              ; work         ;
;       |reg:instruction_stall1|               ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|IDStage:id_stage|reg:instruction_stall1                                             ; work         ;
;       |reg:instruction_stall|                ; 17 (17)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|IDStage:id_stage|reg:instruction_stall                                              ; work         ;
;       |reg:reg_pc_id|                        ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|IDStage:id_stage|reg:reg_pc_id                                                      ; work         ;
;    |IFStage:if_stage|                        ; 49 (0)      ; 16 (0)                    ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 33 (0)       ; 0 (0)             ; 16 (0)           ; |PipelineCPU|IFStage:if_stage                                                                    ; work         ;
;       |incrementer:if_incrementer|           ; 16 (16)     ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 16 (16)      ; 0 (0)             ; 0 (0)            ; |PipelineCPU|IFStage:if_stage|incrementer:if_incrementer                                         ; work         ;
;       |reg:pc_reg|                           ; 33 (33)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 17 (17)      ; 0 (0)             ; 16 (16)          ; |PipelineCPU|IFStage:if_stage|reg:pc_reg                                                         ; work         ;
;    |OFStage:of_stage|                        ; 608 (0)     ; 373 (0)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 235 (0)      ; 0 (0)             ; 373 (0)          ; |PipelineCPU|OFStage:of_stage                                                                    ; work         ;
;       |d_ff:forward_wr|                      ; 1 (1)       ; 1 (1)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |PipelineCPU|OFStage:of_stage|d_ff:forward_wr                                                    ; work         ;
;       |forward_logic:forward_control|        ; 9 (9)       ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 9 (9)        ; 0 (0)             ; 0 (0)            ; |PipelineCPU|OFStage:of_stage|forward_logic:forward_control                                      ; work         ;
;       |reg:adr_reg_ds|                       ; 4 (4)       ; 4 (4)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 4 (4)            ; |PipelineCPU|OFStage:of_stage|reg:adr_reg_ds                                                     ; work         ;
;       |reg:disp_reg|                         ; 8 (8)       ; 8 (8)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 8 (8)            ; |PipelineCPU|OFStage:of_stage|reg:disp_reg                                                       ; work         ;
;       |reg:forward_data|                     ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|OFStage:of_stage|reg:forward_data                                                   ; work         ;
;       |reg:forward_ds|                       ; 4 (4)       ; 4 (4)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 4 (4)            ; |PipelineCPU|OFStage:of_stage|reg:forward_ds                                                     ; work         ;
;       |reg:instruction_reg|                  ; 22 (22)     ; 20 (20)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 20 (20)          ; |PipelineCPU|OFStage:of_stage|reg:instruction_reg                                                ; work         ;
;       |reg:pc_of|                            ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|OFStage:of_stage|reg:pc_of                                                          ; work         ;
;       |reg_file:register_file|               ; 528 (528)   ; 304 (304)                 ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 224 (224)    ; 0 (0)             ; 304 (304)        ; |PipelineCPU|OFStage:of_stage|reg_file:register_file                                             ; work         ;
;    |WBStage:wb_stage|                        ; 99 (4)      ; 60 (0)                    ; 0 (0)         ; 4096        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 23 (4)       ; 0 (0)             ; 76 (1)           ; |PipelineCPU|WBStage:wb_stage                                                                    ; work         ;
;       |d_ff:SP_reset|                        ; 1 (1)       ; 1 (1)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |PipelineCPU|WBStage:wb_stage|d_ff:SP_reset                                                      ; work         ;
;       |mux_4:data_out_mux|                   ; 34 (34)     ; 0 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 18 (18)      ; 0 (0)             ; 16 (16)          ; |PipelineCPU|WBStage:wb_stage|mux_4:data_out_mux                                                 ; work         ;
;       |reg:RES_register|                     ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|WBStage:wb_stage|reg:RES_register                                                   ; work         ;
;       |reg:adr_reg_ds|                       ; 4 (4)       ; 4 (4)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 4 (4)            ; |PipelineCPU|WBStage:wb_stage|reg:adr_reg_ds                                                     ; work         ;
;       |reg:control_register|                 ; 7 (7)       ; 7 (7)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 7 (7)            ; |PipelineCPU|WBStage:wb_stage|reg:control_register                                               ; work         ;
;       |reg:displ_register|                   ; 8 (8)       ; 8 (8)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 8 (8)            ; |PipelineCPU|WBStage:wb_stage|reg:displ_register                                                 ; work         ;
;       |reg:jmp_adr_C|                        ; 16 (16)     ; 16 (16)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 16 (16)          ; |PipelineCPU|WBStage:wb_stage|reg:jmp_adr_C                                                      ; work         ;
;       |sp:SP_reg|                            ; 9 (9)       ; 8 (8)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 8 (8)            ; |PipelineCPU|WBStage:wb_stage|sp:SP_reg                                                          ; work         ;
;       |stack:stack|                          ; 0 (0)       ; 0 (0)                     ; 0 (0)         ; 4096        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |PipelineCPU|WBStage:wb_stage|stack:stack                                                        ; work         ;
;          |altsyncram:memory_rtl_0|           ; 0 (0)       ; 0 (0)                     ; 0 (0)         ; 4096        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |PipelineCPU|WBStage:wb_stage|stack:stack|altsyncram:memory_rtl_0                                ; work         ;
;             |altsyncram_hcm1:auto_generated| ; 0 (0)       ; 0 (0)                     ; 0 (0)         ; 4096        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |PipelineCPU|WBStage:wb_stage|stack:stack|altsyncram:memory_rtl_0|altsyncram_hcm1:auto_generated ; work         ;
;    |stall_unit:stall|                        ; 32 (30)     ; 2 (0)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 30 (30)      ; 0 (0)             ; 2 (0)            ; |PipelineCPU|stall_unit:stall                                                                    ; work         ;
;       |d_ff:jmp_cond_reg|                    ; 1 (1)       ; 1 (1)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |PipelineCPU|stall_unit:stall|d_ff:jmp_cond_reg                                                  ; work         ;
;       |d_ff:stall_reg|                       ; 1 (1)       ; 1 (1)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |PipelineCPU|stall_unit:stall|d_ff:stall_reg                                                     ; work         ;
+----------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+----------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                    ;
+---------------+----------+---------------+---------------+-----------------------+-----+
; Name          ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+---------------+----------+---------------+---------------+-----------------------+-----+
; A_ROM_BUS[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[4]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[5]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[6]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[7]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[8]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[9]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[10] ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[11] ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[12] ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[13] ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[14] ; Output   ; --            ; --            ; --                    ; --  ;
; A_ROM_BUS[15] ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[4]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[5]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[6]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[7]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[8]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[9]  ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[10] ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[11] ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[12] ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[13] ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[14] ; Output   ; --            ; --            ; --                    ; --  ;
; A_RAM_BUS[15] ; Output   ; --            ; --            ; --                    ; --  ;
; D_RAM_BUS[0]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[1]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[2]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[3]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[4]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[5]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[6]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[7]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[8]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[9]  ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[10] ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[11] ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[12] ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[13] ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[14] ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; D_RAM_BUS[15] ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; ROM_rd        ; Output   ; --            ; --            ; --                    ; --  ;
; RAM_rd        ; Output   ; --            ; --            ; --                    ; --  ;
; RAM_wr        ; Output   ; --            ; --            ; --                    ; --  ;
; D_ROM_BUS[15] ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[14] ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[13] ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[12] ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[1]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[3]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[0]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[2]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[9]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[11] ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[10] ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[8]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[7]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[5]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[4]  ; Input    ; 6             ; 6             ; --                    ; --  ;
; D_ROM_BUS[6]  ; Input    ; 0             ; 0             ; --                    ; --  ;
; reset         ; Input    ; 0             ; 0             ; --                    ; --  ;
; clk           ; Input    ; 0             ; 0             ; --                    ; --  ;
+---------------+----------+---------------+---------------+-----------------------+-----+


+-----------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                                          ;
+-----------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout                                       ; Pad To Core Index ; Setting ;
+-----------------------------------------------------------+-------------------+---------+
; D_RAM_BUS[0]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[0]~264  ; 0                 ; 6       ;
; D_RAM_BUS[1]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[1]~263  ; 0                 ; 6       ;
; D_RAM_BUS[2]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[2]~260  ; 1                 ; 6       ;
; D_RAM_BUS[3]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[3]~259  ; 1                 ; 6       ;
; D_RAM_BUS[4]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[4]~256  ; 0                 ; 6       ;
; D_RAM_BUS[5]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[5]~255  ; 1                 ; 6       ;
; D_RAM_BUS[6]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[6]~252  ; 0                 ; 6       ;
; D_RAM_BUS[7]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[7]~251  ; 0                 ; 6       ;
; D_RAM_BUS[8]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[8]~248  ; 0                 ; 6       ;
; D_RAM_BUS[9]                                              ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[9]~247  ; 1                 ; 6       ;
; D_RAM_BUS[10]                                             ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[10]~244 ; 0                 ; 6       ;
; D_RAM_BUS[11]                                             ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[11]~243 ; 0                 ; 6       ;
; D_RAM_BUS[12]                                             ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[12]~240 ; 0                 ; 6       ;
; D_RAM_BUS[13]                                             ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[13]~239 ; 0                 ; 6       ;
; D_RAM_BUS[14]                                             ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[14]~236 ; 1                 ; 6       ;
; D_RAM_BUS[15]                                             ;                   ;         ;
;      - WBStage:wb_stage|mux_4:data_out_mux|output[15]~235 ; 1                 ; 6       ;
; D_ROM_BUS[15]                                             ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[15]~4168   ; 1                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~355       ; 1                 ; 6       ;
; D_ROM_BUS[14]                                             ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[14]~4170   ; 1                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~357       ; 1                 ; 6       ;
; D_ROM_BUS[13]                                             ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[13]~4172   ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~358       ; 0                 ; 6       ;
; D_ROM_BUS[12]                                             ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[12]~4174   ; 1                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~359       ; 1                 ; 6       ;
; D_ROM_BUS[1]                                              ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[1]~4176    ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~360       ; 0                 ; 6       ;
; D_ROM_BUS[3]                                              ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[3]~4178    ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~361       ; 0                 ; 6       ;
; D_ROM_BUS[0]                                              ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[0]~4180    ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~362       ; 0                 ; 6       ;
; D_ROM_BUS[2]                                              ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[2]~4182    ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~363       ; 0                 ; 6       ;
; D_ROM_BUS[9]                                              ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[9]~4184    ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~364       ; 0                 ; 6       ;
; D_ROM_BUS[11]                                             ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[11]~4186   ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~365       ; 0                 ; 6       ;
; D_ROM_BUS[10]                                             ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[10]~4188   ; 1                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~366       ; 1                 ; 6       ;
; D_ROM_BUS[8]                                              ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[8]~4190    ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~367       ; 0                 ; 6       ;
; D_ROM_BUS[7]                                              ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[7]~4192    ; 1                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~368       ; 1                 ; 6       ;
; D_ROM_BUS[5]                                              ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[5]~4194    ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~369       ; 0                 ; 6       ;
; D_ROM_BUS[4]                                              ;                   ;         ;
;      - IDStage:id_stage|mux_4:mux_instr|output[4]~4196    ; 0                 ; 6       ;
;      - IDStage:id_stage|reg:instruction_stall|v~370       ; 0                 ; 6       ;
; D_ROM_BUS[6]                                              ;                   ;         ;
; reset                                                     ;                   ;         ;
; clk                                                       ;                   ;         ;
+-----------------------------------------------------------+-------------------+---------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                                                                               ;
+------------------------------------------------------+-------------------+---------+---------------------------+--------+----------------------+------------------+---------------------------+
; Name                                                 ; Location          ; Fan-Out ; Usage                     ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------------------------------------------------------+-------------------+---------+---------------------------+--------+----------------------+------------------+---------------------------+
; IDStage:id_stage|d_ff:stall_reg|v~15                 ; LCCOMB_X13_Y8_N12 ; 17      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; IDStage:id_stage|reg:instruction_stall|v[12]~356     ; LCCOMB_X13_Y8_N18 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~338 ; LCCOMB_X21_Y4_N22 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~340 ; LCCOMB_X26_Y6_N6  ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~342 ; LCCOMB_X19_Y3_N10 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~344 ; LCCOMB_X26_Y6_N20 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~346 ; LCCOMB_X26_Y6_N16 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~348 ; LCCOMB_X21_Y4_N10 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~350 ; LCCOMB_X21_Y4_N6  ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~352 ; LCCOMB_X25_Y6_N28 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~354 ; LCCOMB_X26_Y6_N30 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~356 ; LCCOMB_X22_Y6_N10 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~358 ; LCCOMB_X24_Y9_N6  ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~360 ; LCCOMB_X22_Y6_N22 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~362 ; LCCOMB_X24_Y9_N10 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~364 ; LCCOMB_X24_Y9_N14 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~366 ; LCCOMB_X24_Y9_N2  ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; OFStage:of_stage|reg_file:register_file|Decoder0~368 ; LCCOMB_X24_Y9_N22 ; 16      ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; RAM_wr_temp~0                                        ; LCCOMB_X12_Y8_N6  ; 17      ; Output enable             ; no     ; --                   ; --               ; --                        ;
; WBStage:wb_stage|sp:SP_reg|sp_val[3]~236             ; LCCOMB_X13_Y8_N30 ; 8       ; Clock enable              ; no     ; --                   ; --               ; --                        ;
; WBStage:wb_stage|stack_wr~23                         ; LCCOMB_X14_Y9_N2  ; 1       ; Write enable              ; no     ; --                   ; --               ; --                        ;
; clk                                                  ; PIN_H2            ; 598     ; Clock                     ; yes    ; Global Clock         ; GCLK2            ; --                        ;
; ld_st~27                                             ; LCCOMB_X12_Y8_N18 ; 16      ; Output enable             ; no     ; --                   ; --               ; --                        ;
; stall_unit:stall|reset_ex                            ; LCCOMB_X13_Y8_N16 ; 54      ; Sync. clear               ; no     ; --                   ; --               ; --                        ;
; stall_unit:stall|reset_reg_and_sp                    ; LCCOMB_X15_Y4_N20 ; 74      ; Clock enable, Sync. clear ; no     ; --                   ; --               ; --                        ;
; stall_unit:stall|reset_reg_and_sp                    ; LCCOMB_X15_Y4_N20 ; 256     ; Async. clear              ; yes    ; Global Clock         ; GCLK7            ; --                        ;
; stall_unit:stall|stall_if                            ; LCCOMB_X12_Y3_N8  ; 17      ; Output enable             ; no     ; --                   ; --               ; --                        ;
+------------------------------------------------------+-------------------+---------+---------------------------+--------+----------------------+------------------+---------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                                           ;
+-----------------------------------+-------------------+---------+----------------------+------------------+---------------------------+
; Name                              ; Location          ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------------------------------+-------------------+---------+----------------------+------------------+---------------------------+
; clk                               ; PIN_H2            ; 598     ; Global Clock         ; GCLK2            ; --                        ;
; stall_unit:stall|reset_reg_and_sp ; LCCOMB_X15_Y4_N20 ; 256     ; Global Clock         ; GCLK7            ; --                        ;
+-----------------------------------+-------------------+---------+----------------------+------------------+---------------------------+


+--------------------------------------------------------------+
; Non-Global High Fan-Out Signals                              ;
+----------------------------------------------------+---------+
; Name                                               ; Fan-Out ;
+----------------------------------------------------+---------+
; WBStage:wb_stage|reg:control_register|v[7]         ; 174     ;
; reset                                              ; 150     ;
; WBStage:wb_stage|d_ff:SP_reset|v                   ; 149     ;
; stall_unit:stall|reset_reg_and_sp                  ; 73      ;
; IDStage:id_stage|mux_4:mux_instr|output[1]~4177    ; 69      ;
; IDStage:id_stage|mux_4:mux_instr|output[2]~4183    ; 68      ;
; IDStage:id_stage|mux_4:mux_instr|output[0]~4181    ; 68      ;
; stall_unit:stall|reset_of                          ; 64      ;
; IDStage:id_stage|mux_4:mux_instr|output[3]~4179    ; 64      ;
; IDStage:id_stage|mux_4:mux_instr|output[6]~4199    ; 62      ;
; IDStage:id_stage|mux_4:mux_instr|output[4]~4197    ; 62      ;
; IDStage:id_stage|mux_4:mux_instr|output[5]~4195    ; 62      ;
; IDStage:id_stage|mux_4:mux_instr|output[7]~4193    ; 62      ;
; IDStage:id_stage|mux_4:mux_instr|output[8]~4191    ; 62      ;
; IDStage:id_stage|mux_4:mux_instr|output[10]~4189   ; 62      ;
; IDStage:id_stage|mux_4:mux_instr|output[11]~4187   ; 62      ;
; IDStage:id_stage|mux_4:mux_instr|output[9]~4185    ; 62      ;
; stall_unit:stall|reset_ex                          ; 54      ;
; EXStage:ex_stage|sub_alu~48                        ; 38      ;
; EXStage:ex_stage|add_alu                           ; 37      ;
; EXStage:ex_stage|reg:instruction_reg|v[2]          ; 35      ;
; EXStage:ex_stage|reg:instruction_reg|v[3]          ; 35      ;
; EXStage:ex_stage|reg:disp_reg|v[1]                 ; 29      ;
; IDStage:id_stage|sel[1]~61                         ; 29      ;
; IFStage:if_stage|reg:pc_reg|v[11]~238              ; 28      ;
; EXStage:ex_stage|reg:disp_reg|v[0]                 ; 28      ;
; EXStage:ex_stage|add_alu~24                        ; 25      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[11]~233 ; 24      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[11]~232 ; 24      ;
; EXStage:ex_stage|reg:instruction_reg|v[17]         ; 24      ;
; EXStage:ex_stage|alu:alu_unit|output[1]~10748      ; 24      ;
; EXStage:ex_stage|alu:alu_unit|output[1]~10746      ; 24      ;
; EXStage:ex_stage|sel_b~49                          ; 24      ;
; EXStage:ex_stage|reg:instruction_reg|v[7]          ; 22      ;
; EXStage:ex_stage|alu:alu_unit|output[1]~10747      ; 21      ;
; EXStage:ex_stage|reg:disp_reg|v[2]                 ; 20      ;
; EXStage:ex_stage|reg:instruction_reg|v[14]         ; 18      ;
; EXStage:ex_stage|reg:disp_reg|v[7]                 ; 18      ;
; IDStage:id_stage|mux_4:mux_instr|output[12]~4175   ; 18      ;
; IDStage:id_stage|mux_4:mux_instr|output[13]~4173   ; 18      ;
; IDStage:id_stage|mux_4:mux_instr|output[14]~4171   ; 18      ;
; IDStage:id_stage|mux_4:mux_instr|output[15]~4169   ; 18      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[0]~265  ; 17      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[1]~263  ; 17      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[2]~261  ; 17      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[3]~259  ; 17      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[4]~257  ; 17      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[5]~255  ; 17      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[6]~253  ; 17      ;
; WBStage:wb_stage|mux_4:data_out_mux|output[7]~251  ; 17      ;
+----------------------------------------------------+---------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 ;
+------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------+------------+
; Name                                                                                           ; Type ; Mode             ; Clock Mode   ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF                           ; Location   ;
+------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------+------------+
; WBStage:wb_stage|stack:stack|altsyncram:memory_rtl_0|altsyncram_hcm1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 256          ; 16           ; 256          ; 16           ; yes                    ; no                      ; yes                    ; no                      ; 4096 ; 256                         ; 16                          ; 256                         ; 16                          ; 4096                ; 1    ; db/ram0_stack_775b040.hdl.mif ; M4K_X11_Y5 ;
+------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------+------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.


+------------------------------------------------------+
; Interconnect Usage Summary                           ;
+----------------------------+-------------------------+
; Interconnect Resource Type ; Usage                   ;
+----------------------------+-------------------------+
; Block interconnects        ; 2,703 / 15,666 ( 17 % ) ;
; C16 interconnects          ; 22 / 812 ( 3 % )        ;
; C4 interconnects           ; 1,893 / 11,424 ( 17 % ) ;
; Direct links               ; 186 / 15,666 ( 1 % )    ;
; Global clocks              ; 2 / 8 ( 25 % )          ;
; Local interconnects        ; 637 / 4,608 ( 14 % )    ;
; R24 interconnects          ; 32 / 652 ( 5 % )        ;
; R4 interconnects           ; 2,181 / 13,328 ( 16 % ) ;
+----------------------------+-------------------------+


+----------------------------------------------------------------------------+
; LAB Logic Elements                                                         ;
+---------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 13.09) ; Number of LABs  (Total = 99) ;
+---------------------------------------------+------------------------------+
; 1                                           ; 3                            ;
; 2                                           ; 0                            ;
; 3                                           ; 0                            ;
; 4                                           ; 1                            ;
; 5                                           ; 1                            ;
; 6                                           ; 0                            ;
; 7                                           ; 0                            ;
; 8                                           ; 7                            ;
; 9                                           ; 5                            ;
; 10                                          ; 5                            ;
; 11                                          ; 3                            ;
; 12                                          ; 10                           ;
; 13                                          ; 11                           ;
; 14                                          ; 4                            ;
; 15                                          ; 3                            ;
; 16                                          ; 46                           ;
+---------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 2.23) ; Number of LABs  (Total = 99) ;
+------------------------------------+------------------------------+
; 1 Async. clear                     ; 39                           ;
; 1 Clock                            ; 90                           ;
; 1 Clock enable                     ; 34                           ;
; 1 Sync. clear                      ; 28                           ;
; 2 Clock enables                    ; 30                           ;
+------------------------------------+------------------------------+


+-----------------------------------------------------------------------------+
; LAB Signals Sourced                                                         ;
+----------------------------------------------+------------------------------+
; Number of Signals Sourced  (Average = 19.11) ; Number of LABs  (Total = 99) ;
+----------------------------------------------+------------------------------+
; 0                                            ; 0                            ;
; 1                                            ; 2                            ;
; 2                                            ; 1                            ;
; 3                                            ; 0                            ;
; 4                                            ; 0                            ;
; 5                                            ; 1                            ;
; 6                                            ; 0                            ;
; 7                                            ; 0                            ;
; 8                                            ; 1                            ;
; 9                                            ; 0                            ;
; 10                                           ; 0                            ;
; 11                                           ; 1                            ;
; 12                                           ; 0                            ;
; 13                                           ; 0                            ;
; 14                                           ; 1                            ;
; 15                                           ; 2                            ;
; 16                                           ; 17                           ;
; 17                                           ; 9                            ;
; 18                                           ; 14                           ;
; 19                                           ; 8                            ;
; 20                                           ; 12                           ;
; 21                                           ; 6                            ;
; 22                                           ; 2                            ;
; 23                                           ; 4                            ;
; 24                                           ; 3                            ;
; 25                                           ; 1                            ;
; 26                                           ; 3                            ;
; 27                                           ; 3                            ;
; 28                                           ; 4                            ;
; 29                                           ; 2                            ;
; 30                                           ; 0                            ;
; 31                                           ; 1                            ;
; 32                                           ; 1                            ;
+----------------------------------------------+------------------------------+


+---------------------------------------------------------------------------------+
; LAB Signals Sourced Out                                                         ;
+--------------------------------------------------+------------------------------+
; Number of Signals Sourced Out  (Average = 11.03) ; Number of LABs  (Total = 99) ;
+--------------------------------------------------+------------------------------+
; 0                                                ; 0                            ;
; 1                                                ; 2                            ;
; 2                                                ; 1                            ;
; 3                                                ; 4                            ;
; 4                                                ; 5                            ;
; 5                                                ; 6                            ;
; 6                                                ; 8                            ;
; 7                                                ; 4                            ;
; 8                                                ; 4                            ;
; 9                                                ; 5                            ;
; 10                                               ; 8                            ;
; 11                                               ; 6                            ;
; 12                                               ; 9                            ;
; 13                                               ; 3                            ;
; 14                                               ; 6                            ;
; 15                                               ; 6                            ;
; 16                                               ; 7                            ;
; 17                                               ; 3                            ;
; 18                                               ; 5                            ;
; 19                                               ; 1                            ;
; 20                                               ; 1                            ;
; 21                                               ; 0                            ;
; 22                                               ; 2                            ;
; 23                                               ; 2                            ;
; 24                                               ; 1                            ;
+--------------------------------------------------+------------------------------+


+-----------------------------------------------------------------------------+
; LAB Distinct Inputs                                                         ;
+----------------------------------------------+------------------------------+
; Number of Distinct Inputs  (Average = 25.76) ; Number of LABs  (Total = 99) ;
+----------------------------------------------+------------------------------+
; 0                                            ; 0                            ;
; 1                                            ; 0                            ;
; 2                                            ; 1                            ;
; 3                                            ; 0                            ;
; 4                                            ; 1                            ;
; 5                                            ; 0                            ;
; 6                                            ; 1                            ;
; 7                                            ; 2                            ;
; 8                                            ; 0                            ;
; 9                                            ; 0                            ;
; 10                                           ; 0                            ;
; 11                                           ; 1                            ;
; 12                                           ; 1                            ;
; 13                                           ; 1                            ;
; 14                                           ; 3                            ;
; 15                                           ; 2                            ;
; 16                                           ; 1                            ;
; 17                                           ; 2                            ;
; 18                                           ; 1                            ;
; 19                                           ; 3                            ;
; 20                                           ; 2                            ;
; 21                                           ; 3                            ;
; 22                                           ; 3                            ;
; 23                                           ; 3                            ;
; 24                                           ; 1                            ;
; 25                                           ; 1                            ;
; 26                                           ; 5                            ;
; 27                                           ; 3                            ;
; 28                                           ; 3                            ;
; 29                                           ; 2                            ;
; 30                                           ; 9                            ;
; 31                                           ; 27                           ;
; 32                                           ; 17                           ;
+----------------------------------------------+------------------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Active Serial            ;
; Error detection CRC                          ; Off                      ;
; nCEO                                         ; As output driving ground ;
; ASDO,nCSO                                    ; As input tri-stated      ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------------------------+
; Operating Settings and Conditions  ;
+---------------------------+--------+
; Setting                   ; Value  ;
+---------------------------+--------+
; Nominal Core Voltage      ; 1.20 V ;
; Low Junction Temperature  ; 0 °C   ;
; High Junction Temperature ; 85 °C  ;
+---------------------------+--------+


+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing                      ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+


+----------------------------+
; Advanced Data - General    ;
+--------------------+-------+
; Name               ; Value ;
+--------------------+-------+
; Status Code        ; 0     ;
; Desired User Slack ; 0     ;
; Fit Attempts       ; 1     ;
+--------------------+-------+


+----------------------------------------------------------------------------------------+
; Advanced Data - Placement Preparation                                                  ;
+------------------------------------------------------------------+---------------------+
; Name                                                             ; Value               ;
+------------------------------------------------------------------+---------------------+
; Auto Fit Point 1 - Fit Attempt 1                                 ; ff                  ;
; Mid Wire Use - Fit Attempt 1                                     ; 18                  ;
; Mid Slack - Fit Attempt 1                                        ; -15709              ;
; Internal Atom Count - Fit Attempt 1                              ; 1894                ;
; LE/ALM Count - Fit Attempt 1                                     ; 1297                ;
; LAB Count - Fit Attempt 1                                        ; 100                 ;
; Outputs per Lab - Fit Attempt 1                                  ; 10.920              ;
; Inputs per LAB - Fit Attempt 1                                   ; 24.290              ;
; Global Inputs per LAB - Fit Attempt 1                            ; 1.290               ;
; LAB Constraint 'non-global clock + sync load' - Fit Attempt 1    ; 0:100               ;
; LAB Constraint 'non-global controls' - Fit Attempt 1             ; 0:23;1:20;2:57      ;
; LAB Constraint 'non-global + aclr' - Fit Attempt 1               ; 0:23;1:18;2:22;3:37 ;
; LAB Constraint 'global non-clock non-aclr' - Fit Attempt 1       ; 0:100               ;
; LAB Constraint 'global controls' - Fit Attempt 1                 ; 0:10;1:51;2:39      ;
; LAB Constraint 'deterministic LABSMUXA/LABXMUXB' - Fit Attempt 1 ; 0:33;1:67           ;
; LAB Constraint 'deterministic LABSMUXC/LABXMUXD' - Fit Attempt 1 ; 0:23;1:56;2:21      ;
; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1      ; 0:10;1:25;2:65      ;
; LAB Constraint 'aclr constraint' - Fit Attempt 1                 ; 0:10;1:80;2:10      ;
; LAB Constraint 'true sload_sclear pair' - Fit Attempt 1          ; 0:29;1:71           ;
; LAB Constraint 'constant sload_sclear pair' - Fit Attempt 1      ; 0:69;1:31           ;
; LAB Constraint 'has placement constraint' - Fit Attempt 1        ; 0:98;1:2            ;
; LEs in Chains - Fit Attempt 1                                    ; 41                  ;
; LEs in Long Chains - Fit Attempt 1                               ; 17                  ;
; LABs with Chains - Fit Attempt 1                                 ; 4                   ;
; LABs with Multiple Chains - Fit Attempt 1                        ; 0                   ;
; Time - Fit Attempt 1                                             ; 0                   ;
; Time in tsm_tan.dll - Fit Attempt 1                              ; 0.063               ;
+------------------------------------------------------------------+---------------------+


+----------------------------------------------+
; Advanced Data - Placement                    ;
+-------------------------------------+--------+
; Name                                ; Value  ;
+-------------------------------------+--------+
; Auto Fit Point 2 - Fit Attempt 1    ; ff     ;
; Early Wire Use - Fit Attempt 1      ; 7      ;
; Early Slack - Fit Attempt 1         ; -10634 ;
; Auto Fit Point 5 - Fit Attempt 1    ; ff     ;
; Mid Wire Use - Fit Attempt 1        ; 14     ;
; Mid Slack - Fit Attempt 1           ; -10435 ;
; Auto Fit Point 6 - Fit Attempt 1    ; ff     ;
; Auto Fit Point 6 - Fit Attempt 1    ; ff     ;
; Auto Fit Point 6 - Fit Attempt 1    ; ff     ;
; Auto Fit Point 5 - Fit Attempt 1    ; ff     ;
; Mid Wire Use - Fit Attempt 1        ; 12     ;
; Mid Slack - Fit Attempt 1           ; -10108 ;
; Auto Fit Point 6 - Fit Attempt 1    ; ff     ;
; Auto Fit Point 6 - Fit Attempt 1    ; ff     ;
; Auto Fit Point 6 - Fit Attempt 1    ; ff     ;
; Late Wire Use - Fit Attempt 1       ; 13     ;
; Late Slack - Fit Attempt 1          ; -10108 ;
; Peak Regional Wire - Fit Attempt 1  ; 0.000  ;
; Auto Fit Point 7 - Fit Attempt 1    ; ff     ;
; Time - Fit Attempt 1                ; 3      ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 0.516  ;
+-------------------------------------+--------+


+---------------------------------------------------+
; Advanced Data - Routing                           ;
+-------------------------------------+-------------+
; Name                                ; Value       ;
+-------------------------------------+-------------+
; Early Slack - Fit Attempt 1         ; -8269       ;
; Early Wire Use - Fit Attempt 1      ; 14          ;
; Peak Regional Wire - Fit Attempt 1  ; 22          ;
; Mid Slack - Fit Attempt 1           ; -9050       ;
; Late Slack - Fit Attempt 1          ; -2147483648 ;
; Late Wire Use - Fit Attempt 1       ; 17          ;
; Time - Fit Attempt 1                ; 3           ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 0.766       ;
+-------------------------------------+-------------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 8.1 Build 163 10/28/2008 SJ Web Edition
    Info: Processing started: Thu Dec 17 17:29:09 2009
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off PipelineCPU -c PipelineCPU
Info: Automatically selected device EP2C5F256C6 for design PipelineCPU
Info: Fitting design with smaller device may be possible, but smaller device must be specified
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning: Feature LogicLock is not available with your current license
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
    Info: Device EP2C8F256C6 is compatible
Info: Fitter converted 3 user pins into dedicated programming pins
    Info: Pin ~ASDO~ is reserved at location C3
    Info: Pin ~nCSO~ is reserved at location F4
    Info: Pin ~LVDS41p/nCEO~ is reserved at location N14
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Warning: No exact pin location assignment(s) for 69 pins of 69 total pins
    Info: Pin A_ROM_BUS[0] not assigned to an exact location on the device
    Info: Pin A_ROM_BUS[1] not assigned to an exact location on the device
    Info: Pin A_ROM_BUS[2] not assigned to an exact location on the device
    Info: Pin A_ROM_BUS[3] not assigned to an exact location on the device
    Info: Pin A_ROM_BUS[4] not assigned to an exact location on the device
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    Info: Pin A_ROM_BUS[8] not assigned to an exact location on the device
    Info: Pin A_ROM_BUS[9] not assigned to an exact location on the device
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    Info: Pin A_RAM_BUS[15] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[0] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[1] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[2] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[3] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[4] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[5] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[6] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[7] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[8] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[9] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[10] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[11] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[12] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[13] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[14] not assigned to an exact location on the device
    Info: Pin D_RAM_BUS[15] not assigned to an exact location on the device
    Info: Pin ROM_rd not assigned to an exact location on the device
    Info: Pin RAM_rd not assigned to an exact location on the device
    Info: Pin RAM_wr not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[15] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[14] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[13] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[12] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[1] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[3] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[0] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[2] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[9] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[11] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[10] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[8] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[7] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[5] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[4] not assigned to an exact location on the device
    Info: Pin D_ROM_BUS[6] not assigned to an exact location on the device
    Info: Pin reset not assigned to an exact location on the device
    Info: Pin clk not assigned to an exact location on the device
Info: Fitter is using the Classic Timing Analyzer
Info: Timing requirements not specified -- quality metrics such as performance and power consumption may be sacrificed to reduce compilation time.
Info: Automatically promoted node clk (placed in PIN H2 (CLK0, LVDSCLK0p, Input))
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2
Info: Automatically promoted node stall_unit:stall|reset_reg_and_sp 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node WBStage:wb_stage|sp:SP_reg|sp_val[7]
        Info: Destination node WBStage:wb_stage|sp:SP_reg|sp_val[6]
        Info: Destination node WBStage:wb_stage|sp:SP_reg|sp_val[5]
        Info: Destination node WBStage:wb_stage|sp:SP_reg|sp_val[4]
        Info: Destination node WBStage:wb_stage|sp:SP_reg|sp_val[3]
        Info: Destination node WBStage:wb_stage|sp:SP_reg|sp_val[2]
        Info: Destination node WBStage:wb_stage|sp:SP_reg|sp_val[1]
        Info: Destination node WBStage:wb_stage|sp:SP_reg|sp_val[0]
        Info: Destination node IFStage:if_stage|reg:pc_reg|v[0]
        Info: Destination node IFStage:if_stage|reg:pc_reg|v[1]
        Info: Non-global destination nodes limited to 10 nodes
Info: Starting register packing
Extra Info: Performing register packing on registers with non-logic cell location assignments
Extra Info: Completed register packing on registers with non-logic cell location assignments
Extra Info: Started Fast Input/Output/OE register processing
Extra Info: Finished Fast Input/Output/OE register processing
Extra Info: Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and density
Extra Info: Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocks
Info: Finished register packing
    Extra Info: No registers were packed into other blocks
Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
    Info: Number of I/O pins in group: 68 (unused VREF, 3.3V VCCIO, 17 input, 35 output, 16 bidirectional)
        Info: I/O standards used: 3.3-V LVTTL.
Info: I/O bank details before I/O pin placement
    Info: Statistics of I/O banks
        Info: I/O bank number 1 does not use VREF pins and has undetermined VCCIO pins. 3 total pin(s) used --  32 pins available
        Info: I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  43 pins available
        Info: I/O bank number 3 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used --  38 pins available
        Info: I/O bank number 4 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used --  41 pins available
Info: Fitter preparation operations ending: elapsed time is 00:00:02
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:03
Info: Estimated most critical path is register to register delay of 10.649 ns
    Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X20_Y8; Fanout = 22; REG Node = 'EXStage:ex_stage|reg:instruction_reg|v[7]'
    Info: 2: + IC(0.376 ns) + CELL(0.398 ns) = 0.774 ns; Loc. = LAB_X19_Y8; Fanout = 24; COMB Node = 'EXStage:ex_stage|sel_b~49'
    Info: 3: + IC(1.140 ns) + CELL(0.150 ns) = 2.064 ns; Loc. = LAB_X15_Y9; Fanout = 5; COMB Node = 'EXStage:ex_stage|mux_2:mux_B|output[4]~603'
    Info: 4: + IC(0.894 ns) + CELL(0.150 ns) = 3.108 ns; Loc. = LAB_X15_Y8; Fanout = 2; COMB Node = 'EXStage:ex_stage|alu:alu_unit|Add15~1569'
    Info: 5: + IC(0.415 ns) + CELL(0.393 ns) = 3.916 ns; Loc. = LAB_X15_Y8; Fanout = 2; COMB Node = 'EXStage:ex_stage|alu:alu_unit|Add15~1589'
    Info: 6: + IC(0.000 ns) + CELL(0.071 ns) = 3.987 ns; Loc. = LAB_X15_Y8; Fanout = 2; COMB Node = 'EXStage:ex_stage|alu:alu_unit|Add15~1591'
    Info: 7: + IC(0.000 ns) + CELL(0.071 ns) = 4.058 ns; Loc. = LAB_X15_Y8; Fanout = 2; COMB Node = 'EXStage:ex_stage|alu:alu_unit|Add15~1593'
    Info: 8: + IC(0.090 ns) + CELL(0.071 ns) = 4.219 ns; Loc. = LAB_X15_Y7; Fanout = 2; COMB Node = 'EXStage:ex_stage|alu:alu_unit|Add15~1595'
    Info: 9: + IC(0.000 ns) + CELL(0.410 ns) = 4.629 ns; Loc. = LAB_X15_Y7; Fanout = 2; COMB Node = 'EXStage:ex_stage|alu:alu_unit|Add15~1596'
    Info: 10: + IC(0.868 ns) + CELL(0.420 ns) = 5.917 ns; Loc. = LAB_X17_Y6; Fanout = 2; COMB Node = 'EXStage:ex_stage|alu:alu_unit|output[8]~10789'
    Info: 11: + IC(0.145 ns) + CELL(0.420 ns) = 6.482 ns; Loc. = LAB_X17_Y6; Fanout = 2; COMB Node = 'EXStage:ex_stage|alu:alu_unit|output[8]~10791'
    Info: 12: + IC(1.014 ns) + CELL(0.275 ns) = 7.771 ns; Loc. = LAB_X14_Y7; Fanout = 1; COMB Node = 'WBStage:wb_stage|Equal0~59'
    Info: 13: + IC(0.290 ns) + CELL(0.275 ns) = 8.336 ns; Loc. = LAB_X14_Y7; Fanout = 2; COMB Node = 'WBStage:wb_stage|Equal0~60'
    Info: 14: + IC(0.127 ns) + CELL(0.437 ns) = 8.900 ns; Loc. = LAB_X14_Y7; Fanout = 1; COMB Node = 'EXStage:ex_stage|jmp_cond_out~292'
    Info: 15: + IC(0.415 ns) + CELL(0.150 ns) = 9.465 ns; Loc. = LAB_X14_Y7; Fanout = 1; COMB Node = 'EXStage:ex_stage|jmp_cond_out~293'
    Info: 16: + IC(0.415 ns) + CELL(0.150 ns) = 10.030 ns; Loc. = LAB_X14_Y7; Fanout = 1; COMB Node = 'EXStage:ex_stage|jmp_cond_out~294'
    Info: 17: + IC(0.290 ns) + CELL(0.245 ns) = 10.565 ns; Loc. = LAB_X14_Y7; Fanout = 1; COMB Node = 'EXStage:ex_stage|jmp_cond_out~295'
    Info: 18: + IC(0.000 ns) + CELL(0.084 ns) = 10.649 ns; Loc. = LAB_X14_Y7; Fanout = 174; REG Node = 'WBStage:wb_stage|reg:control_register|v[7]'
    Info: Total cell delay = 4.170 ns ( 39.16 % )
    Info: Total interconnect delay = 6.479 ns ( 60.84 % )
Info: Fitter routing operations beginning
Info: Average interconnect usage is 13% of the available device resources
    Info: Peak interconnect usage is 21% of the available device resources in the region that extends from location X14_Y0 to location X28_Y14
Info: Fitter routing operations ending: elapsed time is 00:00:03
Info: The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time.
    Info: Optimizations that may affect the design's routability were skipped
    Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Warning: Found 51 output pins without output pin load capacitance assignment
    Info: Pin "A_ROM_BUS[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_ROM_BUS[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "A_RAM_BUS[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "D_RAM_BUS[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ROM_rd" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "RAM_rd" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "RAM_wr" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Info: Following groups of pins have the same output enable
    Info: Following pins have the same output enable: RAM_wr_temp~0
        Info: Type bi-directional pin D_RAM_BUS[0] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[2] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[4] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[6] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[8] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[10] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[12] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[14] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[1] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[3] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[5] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[7] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[9] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[11] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[13] uses the 3.3-V LVTTL I/O standard
        Info: Type bi-directional pin D_RAM_BUS[15] uses the 3.3-V LVTTL I/O standard
Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Quartus II Fitter was successful. 0 errors, 4 warnings
    Info: Peak virtual memory: 189 megabytes
    Info: Processing ended: Thu Dec 17 17:29:31 2009
    Info: Elapsed time: 00:00:22
    Info: Total CPU time (on all processors): 00:00:16


